面向 Verilog 生成的搜索引导推理轨迹整理
Search-Guided Reasoning Trace Curation for Verilog Generation
Matthew DeLorenzo · Kevin Tieu · Prithwish Jana · 4+
大语言模型（LLM）的进展提升了 Verilog 生成能力，但多数训练流程蒸馏的是自然语言推理轨迹，其设计决策结构松散，且主要依据最终 RTL 的正确性来筛选。MCTS-SFT 是一个验证器引导的框架，用于整理 Verilog 生成模型监督微调（SFT）所需的推理轨迹。该框架将轨迹构建建模为对中间推理状态的搜索，并用蒙特卡洛树搜索（MCTS）把完整 Verilog 输出的功能反馈回传到更早的设计决策。在此框架内，Plan-MCTS 在紧凑的硬件设计计划上搜索，这些计划显式表示接口、时序、状态、行为和更新规则。研究还考察了保留计划的监督方式，即将搜索得到的结构化状态保留为下游 SFT 目标的一部分。实验发现，Plan-MCTS 的功能性轨迹产出率最高，正确轨迹占 84.2%，而一次性结构化规划为 81.9%，无引导树搜索为 82.0%。在相同的 Plan-MCTS 轨迹和 Verilog 输出下，SFT 时保留显式搜索计划使 pass@10 从 52.56% 提升到 57.7%，表明中间设计决策的表示会实质影响下游学习。另一项 6,000 条轨迹的研究中，MCTS 整理的监督在 VerilogEval-v2 上比全响应思维链蒸馏的 pass@10 最多提升 3.7 个百分点，同时将下游生成长度缩短约 50%。这些结果表明，结构化硬件规划、验证器引导搜索和显式中间状态监督为构建更有效、更省 token 的 Verilog 生成训练数据提供了互补机制。